El diseño de chips es una de las prioridades de desarrollo de cada país, y la expansión de la industria de diseño de chips de China ayudará a reducir la dependencia de mi país de los chips extranjeros. En artículos anteriores, el editor una vez presentó el flujo hacia adelante y hacia atrás del diseño de chips y las perspectivas del diseño de chips. En este artículo, el editor le presentará el capítulo de diseño de chip real: la optimización y realización del consumo de energía del árbol de reloj en el diseño de chip RFID.
Compendio del 1
UHF RFID es un chip de etiqueta de identificación por radiofrecuencia UHF. El chip adopta un modo de fuente de alimentación pasiva: después de recibir la energía de la portadora, la unidad frontal de RF genera una señal de potencia Vdd para que todo el chip funcione. Debido a las limitaciones del sistema de suministro de energía, el chip no puede generar una gran unidad de corriente, por lo que el diseño de bajo consumo se ha convertido en un gran avance en el proceso de desarrollo de chips. Para que la parte del circuito digital produzca el menor consumo de energía posible, en el proceso de diseño del circuito lógico digital, además de simplificar la estructura del sistema (funciones simples, solo contiene el módulo de codificación, módulo de decodificación, módulo de generación de números aleatorios, reloj , módulo de reinicio, unidad de control de memoria Además del módulo de control general), el diseño de circuito asíncrono se adopta en el diseño de algunos circuitos. En este proceso, vimos que debido a que el árbol de reloj consume una gran parte del consumo de energía de la lógica digital (alrededor del 30% o más), la reducción del consumo de energía del árbol de reloj también se ha convertido en una reducción en el consumo de energía del árbol de reloj. lógica digital y el poder de todo el chip de etiqueta. Un paso importante para el consumo.
2 Composición de potencia de chip y métodos para reducir el consumo de energía
2.1 La composición del consumo de energía
Figura 1 Composición del consumo de energía del chip
El consumo de energía dinámica incluye principalmente el consumo de energía de cortocircuito y el consumo de energía de inversión, que son los componentes principales del consumo de energía de este diseño. El consumo de energía de cortocircuito es el consumo de energía interno, que es causado por el cortocircuito instantáneo causado por el tubo P y el tubo N encendidos en un momento determinado en el dispositivo. El consumo de energía de rotación es causado por la carga y descarga de la capacitancia de carga en la salida del dispositivo CMOS. El consumo de energía por fugas incluye principalmente el consumo de energía causado por fugas por debajo del umbral y fugas en la puerta.
Hoy en día, las dos fuentes más importantes de consumo de energía son: conversión de capacitancia y fuga por debajo del umbral.
2.2 Principales métodos para reducir el consumo de energía
Figura 2 Métodos principales para reducir el consumo de energía del chip
2.2.1 Reducir la tensión de alimentación Vdd
Isla de voltaje: diferentes módulos utilizan diferentes voltajes de alimentación.
Escalado de voltaje de múltiples niveles: hay múltiples fuentes de voltaje en el mismo módulo. Cambie entre estas fuentes de voltaje según las diferentes aplicaciones.
Escalado dinámico de frecuencia de voltaje: la versión mejorada del "ajuste de voltaje de varios niveles", que ajusta dinámicamente el voltaje de acuerdo con la frecuencia de trabajo de cada módulo.
AdapTIve Voltage Scaling: una versión mejorada de DVFS que usa un circuito de retroalimentación que puede monitorear el comportamiento del circuito para ajustar el voltaje de manera adaptativa.
Circuito de subumbral (el diseño es más difícil y aún permanece en el alcance de la investigación académica)
2.2.2 Reducir la frecuencia fy la tasa de rotación A
Optimización de código (extracción de factores comunes, reutilización de recursos, aislamiento de operandos, trabajo en serie para reducir el consumo máximo de energía, etc.)
Reloj cerrado
Estrategia de reloj múltiple
2.2.3 Reducir la capacitancia de carga (CL) y el tamaño del transistor (Wmos)
Reducir las unidades secuenciales
Área de viruta y reducción de incrustaciones
Actualización de procesos
2.2.4 Reducir la corriente de fuga Ileak
Voltaje de umbral de control (voltaje de umbral) (voltaje de umbral ↑ corriente de fuga ↓ si se usa MTCMOS, VTCMOS, DTCMOS)
Controle el voltaje de la puerta (voltaje de la puerta) (controlando el voltaje de la fuente de la puerta para controlar la corriente de fuga)
Pila de transistores (conecte transistores redundantes en serie, aumente la resistencia para reducir la corriente de fuga)
Fuente de alimentación con compuerta (Power GaTIng o PSO) (cuando el módulo no está funcionando, apague la energía para reducir efectivamente la corriente de fuga)
3 Optimización del consumo de energía del árbol de reloj en el chip RFID
Cuando el chip está funcionando, una gran parte del consumo de energía se debe a la rotación de la red del reloj. Si la red de relojes es grande, la pérdida de energía causada por esta parte será muy grande. Entre muchas tecnologías de bajo consumo de energía, el reloj con puerta tiene el efecto de restricción más fuerte en el consumo de energía de la tapa y el consumo interno de energía. En este diseño, la combinación de tecnología de reloj con puerta de varios niveles y una estrategia especial de optimización del árbol de reloj ahorra una gran parte del consumo de energía. Este proyecto utilizó una variedad de estrategias de optimización para el consumo de energía en el diseño lógico y probó algunos métodos en la síntesis de back-end y el diseño físico. A través de varias iteraciones y optimización de energía en la parte delantera y trasera, se encontró el enfoque integrado del diseño del código lógico y el consumo mínimo de energía.
4.1 Agregar manualmente la puerta del reloj en la etapa RTL
Figura 3 Diagrama esquemático del reloj cerrado
módulo data_reg (En, Data, clk, out)
entrada En, clk;
entrada [7: 0] Datos;
salida [7: 0] fuera;
siempre @ (posedge clk)
if (En) out = Datos;
endmódulo
El propósito de esta etapa es principalmente doble: el primero es agregar una unidad de reloj con compuerta para controlar la tasa de rotación y reducir el consumo de energía dinámica de manera más razonable de acuerdo con la probabilidad de rotación del reloj de cada módulo. El segundo es producir una red de relojes con una estructura equilibrada tanto como sea posible. Se puede garantizar que se pueden agregar algunos búferes de reloj en la etapa de síntesis del árbol de reloj de fondo para reducir el consumo de energía. La unidad ICG (Integrated Gating) de la biblioteca de células de fundición se puede utilizar directamente en el diseño de código real.
4.2 Las herramientas en la fase de síntesis se insertan en la puerta integrada
Figura 4 Inserción de reloj con puerta durante la síntesis lógica
#Configure las opciones de activación del reloj, max_fanout predeterminado es ilimitado
set_clock_gating_style-pestillo_sequential_cell \
-positive_edge_logic {integrado} \
-control_point antes de \
-control_señal escaneo_enable
#Cree un árbol de reloj más equilibrado insertando ICG "siempre habilitados"
establecer power_cg_all_registers verdadero
establecer power_remove_redundant_clock_gates true
read_db diseño.gtech.db
parte superior del diseño actual
liga
fuente design.cstr.tcl
#Insertar puerta de reloj
insertar_reloj_gating
compilar
# Generar un informe sobre la sincronización del reloj insertado
report_clock_gating
El propósito de esta etapa es utilizar la herramienta integrada (CC) para insertar automáticamente la unidad con compuerta con el fin de reducir aún más el consumo de energía.
Cabe señalar que la configuración de los parámetros para insertar ICG, como el fanout máximo (cuanto mayor es el fanout, más ahorro de energía, más equilibrado es el fanout, más pequeño es el sesgo, según el diseño, como se muestra en la figura), y la configuración del parámetro de ancho de bit mínimo. Además, es necesario insertar un ICG normalmente abierto para estructuras de control de puerta más complejas para hacer que la estructura de la red de reloj sea más equilibrada.
4.3 Optimización del consumo de energía en la etapa de síntesis del árbol del reloj
Figura 5 Comparación de dos estructuras de árbol de reloj (a): tipo de profundidad multinivel; (b): tipo plano de pocos niveles
Primero introduzca la influencia de los parámetros completos del árbol del reloj en la estructura del árbol del reloj:
Sesgo: Desviación del reloj, el objetivo general del árbol del reloj.
Retraso de inserción (latencia): el retraso total de la ruta del reloj, que se utiliza para limitar el aumento en el número de niveles del árbol del reloj.
Taransción máxima: el tiempo de conversión máximo limita el número de búferes que puede controlar el búfer de primer nivel.
Max Capacitancia Max Fanout: La capacitancia de carga máxima y el fanout máximo limitan el número de búferes que pueden ser controlados por el búfer de primer nivel.
El objetivo final de la síntesis de árbol de reloj en el diseño general es reducir la desviación del reloj. Aumentar el número de niveles y reducir cada nivel de fanout invertirá más búferes y equilibrará con mayor precisión la latencia de cada ruta de reloj para obtener un sesgo más pequeño. Pero para el diseño de baja potencia, especialmente cuando la frecuencia del reloj es baja, los requisitos de tiempo no son muy altos, por lo que se espera que la escala del árbol del reloj se pueda reducir para reducir el consumo de energía de conmutación dinámica causado por el árbol del reloj. Como se muestra en la figura, al reducir el número de niveles del árbol del reloj y aumentar el abanico, el tamaño del árbol del reloj se puede reducir de manera efectiva. Sin embargo, debido a la reducción en el número de búferes, un árbol de reloj con un número menor de niveles que un árbol de reloj de varios niveles Simplemente equilibre aproximadamente la latencia de cada ruta de reloj y obtenga un sesgo mayor. Se puede ver que con el objetivo de reducir la escala del árbol de reloj, la síntesis del árbol de reloj de baja potencia se realiza a expensas de aumentar un cierto sesgo.
Específicamente para este chip RFID, utilizamos el proceso TSMC 0.18um CMOS LOGIC / MS / RF, y la frecuencia de reloj es de solo 1.92M, que es muy baja. En este momento, cuando el reloj se usa para la síntesis del árbol de reloj, el reloj bajo se usa para reducir la escala del árbol de reloj. La síntesis del árbol de reloj de consumo de energía establece principalmente las limitaciones de sesgo, latencia y tránsito. Dado que restringir el fanout aumentará el número de niveles del árbol de reloj y aumentará el consumo de energía, este valor no se establece. El valor predeterminado en la biblioteca. En la práctica, hemos utilizado 9 restricciones de árbol de reloj diferentes, y las restricciones y los resultados completos se muestran en la Tabla 1.
Conclusión 5
Como se muestra en la Tabla 1, la tendencia general es que cuanto mayor sea el sesgo objetivo, menor será el tamaño del árbol de reloj final, menor será el número de búferes del árbol de reloj y menor el consumo de energía dinámica y estática correspondiente. Esto salvará el árbol del reloj. El propósito del consumo. Se puede ver que cuando el sesgo objetivo es superior a 10 ns, el consumo de energía básicamente no cambia, pero el valor de sesgo grande provocará el deterioro del tiempo de espera y aumentará el número de búferes insertados al reparar el tiempo, por lo que debe hacerse un compromiso. Del gráfico, la Estrategia 5 y la Estrategia 6 son las soluciones preferidas. Además, cuando se selecciona la configuración de inclinación óptima, también puede ver que cuanto mayor es el valor de transición Máx., Menor es el consumo de energía final. Esto puede entenderse como que cuanto mayor sea el tiempo de transición de la señal de reloj, menor será la energía requerida. Además, la configuración de la restricción de latencia se puede ampliar tanto como sea posible y su valor tiene poco efecto sobre el resultado final del consumo de energía.
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