El retardo de audio se puede utilizar para transmisiones en vivo de estaciones de radio. Retrasa la señal de audio por un período de tiempo antes de la transmisión, para evitar que el presentador deslice la lengua o algunos comentarios poco saludables de la audiencia en la línea directa de audiencia se difundan a través de los medios de transmisión, logrando así la transmisión segura de programas en vivo. Como equipo de nivel de transmisión, los retardadores de audio tienen altos requisitos para los indicadores de rendimiento, como el rango dinámico, la distorsión, la relación señal-ruido y la respuesta de frecuencia, por lo que generalmente se usa tecnología digital. Utilizando el disco duro de la tarjeta de sonido full-duplex integrado en la computadora, el software puede detectar el parpadeo de la señal de audio, pero es inconveniente de usar y operar, la confiabilidad es baja y el rendimiento y el precio son relativamente bajos. El retardador de audio digital de grado de transmisión basado en el chip Σ-ΔADC y DSP de alta precisión propuesto en este documento tiene las características de índice de alto rendimiento, operación simple y funciones completas. Se ha comercializado el esquema de diseño.
1 Estructura del sistema
1.1 Configuración del sistema
El hardware del retardador es una estructura maestro-esclavo, como se muestra en la Figura 1, que se compone principalmente de un transmisor M 8HC05C8 de un solo durmiente, un chip DSP MTS320C32 y un códec de audio CS4224. M68HC05C8 se utiliza como anfitrión de todo el sistema para completar la función de control del sistema. Como núcleo del sistema, TMS320C32 completa la función de retardo de la señal de audio. CS4224 y el circuito de acondicionamiento de entrada y salida de audio trabajan juntos para completar la conversión A / D y D / A de las señales de audio.
El retardo de audio se puede utilizar para transmisiones en vivo de estaciones de radio. Retrasa la señal de audio por un período de tiempo antes de la transmisión, para evitar que el presentador deslice la lengua o algunos comentarios poco saludables de la audiencia en la línea directa de audiencia se difundan a través de los medios de transmisión, logrando así la transmisión segura de programas en vivo. Como equipo de nivel de transmisión, los retardadores de audio tienen altos requisitos para los indicadores de rendimiento, como el rango dinámico, la distorsión, la relación señal-ruido y la respuesta de frecuencia, por lo que generalmente se usa tecnología digital. Utilizando el disco duro de la tarjeta de sonido full-duplex integrado en la computadora, el software puede detectar el parpadeo de la señal de audio, pero es inconveniente de usar y operar, la confiabilidad es baja y el rendimiento y el precio son relativamente bajos. El retardador de audio digital de grado de transmisión basado en el chip Σ-ΔADC y DSP de alta precisión propuesto en este documento tiene las características de índice de alto rendimiento, operación simple y funciones completas. Se ha comercializado el esquema de diseño.
1 Estructura del sistema
1.1 Configuración del sistema
El hardware del retardador es una estructura maestro-esclavo, como se muestra en la Figura 1, que se compone principalmente de un transmisor M 8HC05C8 de un solo durmiente, un chip DSP MTS320C32 y un códec de audio CS4224. M68HC05C8 se utiliza como anfitrión de todo el sistema para completar la función de control del sistema. Como núcleo del sistema, TMS320C32 completa la función de retardo de la señal de audio. CS4224 y el circuito de acondicionamiento de entrada y salida de audio trabajan juntos para completar la conversión A / D y D / A de las señales de audio.
CS4224 es un códec de audio de 24 bits de alto rendimiento. Utiliza tecnología Σ-Δ para proporcionar conversión estéreo digital / analógica y analógica / digital full-duplex, con un rango dinámico de 105dB, distorsión armónica y operación de -97dB, y una frecuencia de muestreo de 32kHz, 44.1kHz y 48kHz son opcionales. El chip adopta entrada y salida diferencial, con filtro anti-aliasing en chip, filtro de suavizado de salida y circuito de filtro de desacentuación digital, con control de volumen analógico, compatible con el modo de trabajo maestro o esclavo.
TMS320C32 es un chip DSP de punto flotante de alto rendimiento y bajo costo, muy adecuado para el procesamiento de señales digitales de voz. Admite bus de direcciones de 24 bits y bus de datos de 32 bits, y puede abordar la memoria de gran capacidad requerida por el retardador. También tiene una interfaz en serie para facilitar la interfaz CS4224 con entrada y salida de datos de audio en serie.
M68HC05C8 realiza la interfaz hombre-máquina, administra la pantalla del teclado y la interfaz de control remoto del retardador, y controla el funcionamiento de CS4224 y TMS320C32.
1.2 Interfaz de memoria
TMS320C32 tiene una interfaz de memoria externa mejorada, la memoria del programa puede ser de 16 bits y 32 bits de ancho, y la memoria de datos puede tener un ancho de 8/16/32 bits. TMS320C32 utiliza dos conjuntos de señales estroboscópicas STRB1 y STRB0, que tienen diferentes rangos de direccionamiento. Cada grupo de señales estroboscópicas consta de cuatro pines, que se utilizan como selecciones de chip y líneas de dirección adicionales. Las características de los pines están determinadas por el registro de control del bus correspondiente a cada grupo de señales estroboscópicas. Al configurar ciertos campos del registro de control de bus, puede especificar el tipo de datos y el ancho de la memoria externa.
El retardo usa dos conjuntos de memorias con diferentes anchos. SRAM almacena datos de audio. Establezca el ancho de la memoria en 32 bits y el tipo de datos en 32 bits. Dado que el códec de audio CS4224 es de 24 bits, en realidad usa 24 bits y consta de tres SRAM de 8 bits, cada uno con una selección de chip STRB0_B0 ~ 2. El chip FLASH 28F512 almacena el programa de procesamiento de la señal de audio del usuario, el ancho de la memoria es de 8 bits y se utiliza la selección del chip ATRB1_B0.
La interfaz de memoria considera principalmente la velocidad de la memoria para determinar cuántos estados de espera deben insertarse. Debido a que la frecuencia de reloj del TMS320C32 es de 40 MHz, la velocidad de acceso de la memoria FLASH es de 150 ns y la velocidad de acceso de SRAM es de 70 ns, se debe insertar un estado de espera. TMS320C32 tiene un generador de estado de espera de software programable interno, seleccione el modo de trabajo del generador de estado de espera a través del dominio SWW del registro de control STRBx y escriba el número de ciclos de la máquina para esperar en el dominio WTCNT. Dado que la memoria del programa y el almacenamiento de datos son controlados respectivamente por STRB1 y STRB0, el número requerido de ciclos de la máquina se puede configurar de acuerdo con sus respectivas velocidades de acceso.
TMS320C32 tiene una función de guía de programas. Cuando se reinicia el hardware, el pin MCBL / MP está alto, luego funciona en modo microordenador, ejecuta el programa de arranque en el chip y carga el programa de usuario en la memoria FLASH en la RAM interna de alta velocidad para ejecutarlo. El modo de arranque se puede determinar mediante el pin INT0 ～ 3, la dirección de carga de la memoria externa se selecciona como área Boot3 de acuerdo con el modo de conexión de la memoria y no se utiliza la señal de protocolo de enlace. La parte frontal de la memoria FLASH es el encabezado del programa, incluida la información necesaria para TMS320C32 al arrancar, como el ancho de la memoria externa, el contenido del registro de control del bus después del arranque, la longitud de cada bloque de datos, el ancho de la memoria de destino y el tipo de datos.
Nuestro otro producto:
