En la interfaz de transmisión actual del sistema de transmisión de televisión DVB-C, hay dos estándares de interfaz de transmisión de video MPEG-2: interfaz serial asíncrona estándar ASI e interfaz síncrona paralela SPI. SPI tiene un total de 11 señales útiles, y cada señal se diferencia en dos señales para mejorar la transmisión antiinterferente. Se transmite por DB25 en el enlace físico, por lo que la conexión es mucha y complicada, la distancia de transmisión es corta y es propensa a fallar. Sin embargo, SPI es una señal paralela de 11 bits con un procesamiento simple y una gran escalabilidad. Por lo tanto, la salida del codificador de video MPEG-2 general y la entrada del decodificador de video son todas señales paralelas estándar de 11 bits. ASI utiliza transmisión en serie, que solo necesita un cable coaxial para la transmisión, que es fácil de conectar y tiene una gran distancia de transmisión. De acuerdo con las ventajas y desventajas de SPI y ASI, es necesario convertir entre SPI y ASI de la señal de transmisión.
1 estructura de señal SPI
El sistema de transmisión en paralelo SPI incluye una señal de reloj, una señal de datos de 8 bits, una señal de sincronización de cuadros PSYNC y una señal válida de datos DVALID. La señal de sincronización de trama corresponde al byte de sincronización 047H del paquete TS. La señal DVALID se utiliza para distinguir la longitud del paquete TS como 188 bytes o 204 bytes. Cuando la longitud del paquete TS es de 188 bytes, la señal DVALID siempre es alta y todas las señales están sincronizadas con la señal de reloj. El formato de datos SPI se muestra en la figura.
2 interfaz ASI
El flujo de transporte ASI puede tener diferentes velocidades de datos, pero la velocidad de transmisión es constante, 270 Mbps, por lo que ASI puede enviar y recibir datos MPEG-2 a diferentes velocidades. El sistema de transmisión ASI es una estructura en capas. La capa más alta y la segunda capa utilizan el estándar MPEG-2 ISO / IEC 13818- (Sistemas), y las capas 0 y 1 son canales de fibra FC basados en ISO / IEO CD 14165-1. FC admite una variedad de medios de transmisión físicos, esta solución utiliza transmisión por cable coaxial.
Primero, convierta la palabra de código de 8 bits del paquete de transporte MPEG-2 que está sincronizado con el paquete en una palabra de código de 10 bits; luego, en la conversión en paralelo / en serie, cuando se requiere ingresar una nueva palabra y la fuente de datos aún no está lista, se debe insertar una palabra de sincronización K28.5 para lograr la velocidad de transmisión fija de ASI de 270 Mbps. El flujo de bits en serie resultante se enviará al conector del cable coaxial a través del circuito de búfer / impulsión y la red de acoplamiento. Hay tres formas de insertar una palabra de código de sincronización: un solo byte del flujo de código de transmisión no puede ser una palabra de sincronización antes y después; un solo byte de un flujo de código de transmisión debe ser una palabra de sincronización antes y después; O una combinación de los dos.
Los datos recibidos que llegan al cable coaxial deben primero acoplarse al circuito para recuperar el reloj y los datos a través del conector y la red de acoplamiento, y luego realizar la conversión en serie / paralelo; para recuperar la sincronización de bytes, el decodificador ASI debe buscar primero la palabra de sincronización K28.5, una vez que se busca la palabra de sincronización, se delimita el límite para los datos recibidos posteriormente, estableciendo así la disposición correcta de bytes de los bytes de salida del decodificador; finalmente, se realiza la conversión de 10/8 bits para restaurar los datos de flujo de código MPEG-2 TS sincronizados por paquetes. Pero la palabra de sincronización K28.5 no es un dato válido, por lo que debe eliminarse durante la decodificación.
3 esquema de implementación de la interfaz ASI
En este esquema, el flujo de código MPEG-2 TS lo proporciona el codificador MPEG-2 de un solo chip MB86390, que emite una señal paralela de 11 bits conforme al estándar SPI, y la longitud del paquete TS es de 188 bytes. En el esquema de conversión SPI / ASI, se utilizan principalmente el chip cyb923 / cyb933 de la empresa cypress, FIFO asíncrono y el programador lógico CPLD.
cyb923 realiza principalmente la conversión de 8/10 bits de la palabra de código, inserta la palabra de sincronización K28.5 y la conversión en paralelo / serie. La tasa de transmisión de ASI es constante a 270 MHz, y la tasa de código de entrada MPEG-2 TS es diferente, por lo que para usar FIFO para lograr la coincidencia de tasas, es necesario controlar lógicamente la comunicación entre los datos SPI de entrada, FIFO y cyb923. Teniendo en cuenta el rendimiento, el precio y la complejidad del programa, esta solución utiliza el programador lógico CPLD de xilinx XC95108; La programación VHDL se utiliza para realizar su control lógico. La decodificación de ASI también es un proceso similar, cyb933 realiza principalmente conversión de 10/8 bits, eliminación de la palabra de sincronización K28.5 y conversión de serie a paralelo.
3.1 codificación ASI
En el proceso de codificación ASI, solo los datos de ocho bits de MPEG-2 TS y el reloj de transmisión de TS de un bit se introducen en el CPLD. Debido a que en este esquema, el formato TS es de 188 bytes, la señal de datos válidos DVALID siempre es alta, y CPLD ignora esta señal y solo recibe datos de flujo de código TS sin preocuparse por el encabezado de sincronización del flujo de código TS. La señal de sincronización de tramas PSYNC también se ignora. CPLD escribe los datos recibidos en FIFO con reloj de velocidad de código TS. Cuando el FIFO está medio lleno, el CPLD recibe la señal medio lleno del FIFO y luego el CPLD envía la señal de lectura FIFO al cyb923. El cyb923 lee los datos en el FIFO a 27 Mbps; cuando el CPLD cuenta hasta el cyb923 lee una cierta cantidad de datos FIFO, el CPLD envía una señal ilegible FIFO a cyb923 para evitar que FIFO esté vacío. La velocidad paralela máxima de la tasa de código de transmisión MPEG-2 es 27/8 = 3.375 Mbps, y la tasa FIFO de lectura es 27 Mbps, por lo que la FIFO no se desbordará. Teniendo en cuenta el retraso, este programa utiliza un FIFO7202 de menor capacidad. cyb923 llena el flujo de código ASI con K28.5 cuando el FIFO es ilegible para mantener una velocidad de transmisión fija de 270 Mbps. Finalmente, los datos en serie se pueden transmitir por cable coaxial después de ser activados. En esta solución, la inserción de la palabra de sincronización K28.5 adopta el método de las palabras de sincronización K28.5 antes y después de un solo byte del flujo de código de transmisión. Comparado con los otros dos esquemas, este esquema es relativamente simple de juzgar y manejar.
3.2 decodificación ASI
En el extremo receptor del ASI, el flujo de código ASI de entrada se ecualiza y luego se ingresa al chip cyb933. Primero bloquea el reloj de flujo de código ASI mediante el bucle de bloqueo de fase del reloj interno y detecta la palabra de sincronización K28.5; después de encontrarlo, se determina la secuencia de flujo de bits ASI y luego se realiza la conversión en serie / paralelo.
Se puede ver que se detecta K28.5, es decir, la alineación de bytes es un requisito previo importante para la decodificación ASI, por lo que cyb933 define un conjunto de métodos para detectar la sincronización de bytes. Teniendo en cuenta que los errores de transmisión y otras razones pueden causar un K28.5 falso, cyb933 adopta el método de confirmación de doble byte. Es decir, los dos bytes consecutivos son K28.5, se confirma la sincronización de bytes y, a continuación, se entra en el estado de decodificación normal de un solo byte. En el estado de decodificación, si el CPLD cuenta 16 bytes de los 64 bytes decodificados como incorrectos, el CPLD debe enviar información a cyb933, lo que requiere que cyb933 vuelva a sincronizar los bytes.
Después de la sincronización de bytes, debido a que K28.5 es el byte de sincronización insertado por cyb923 y no se puede enviar como datos válidos, cyb933 ignora automáticamente estos bytes de sincronización. Cuando cyb933 detecta datos válidos, cyb933 generará una indicación de que los datos actuales son válidos. Si esta señal se considera válida para escribir en FIFO, los datos en FIFO deben ser datos válidos. Cuando el FIFO está medio lleno, después de que el CPLD recibe la señal medio lleno del FIFO, el CPLD lee los datos en el FIFO y determina el byte de sincronización del paquete TS según si el byte leído es 047H; si se encuentra la palabra de sincronización del paquete TS, restaurará la señal de sincronización de trama correspondiente. En este momento, el CPLD count 188 restaura el paquete TS completo. Si el siguiente byte no es 047H, significa que los datos de entrada son incorrectos. El CPLD descartará estos datos hasta que encuentre la palabra de sincronización 047H. Durante este período, el CPLD produce el paquete vacío TS. Después de la sincronización de nuevo paquete, CPLD comienza a contar y generar los paquetes TS MPEG-188 de 2 bytes correctos, recuperando así la señal correcta de 11 bits de SPI. De manera similar, cuando los datos FIFO no se pueden leer, CPLD también genera paquetes TS vacíos para mantener una tasa de código MPEG-2 de salida constante.
En el diseño de la conversión de SPI a ASI, la codificación de ASI se realiza directamente en los datos de SPI sin considerar el problema de los errores de bit. La consideración principal es que los datos SPI se envían directamente desde MB390 sin transmisión a larga distancia, lo que reduce la complejidad del control lógico de codificación ASI. En el proceso de decodificación ASI, los datos ASI se transmiten a larga distancia y se debe considerar el factor de error. Por lo tanto, se agrega el diseño de resincronización de bytes y paquetes para aumentar la capacidad antiinterferente. Este esquema ha realizado muy bien la conversión mutua de SPI / ASI en la aplicación práctica.
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