En los últimos años, con el rápido desarrollo de las computadoras, las redes digitales y las tecnologías de la televisión, la demanda de imágenes de televisión de alta calidad ha seguido aumentando, y la industria de la radio y la televisión de mi país ha experimentado un rápido desarrollo y un rápido desarrollo. La radiodifusión de televisión digital por satélite, que se lanzó hace cuatro años, ha alcanzado ahora una escala considerable. La grabación de video digital, los efectos especiales digitales, los sistemas de edición no lineal, los estudios virtuales, los vehículos de transmisión digital, las matrices de discos duros en red y los sistemas de reproducción digital robótica han ingresado sucesivamente a las estaciones de TV CCTV y provinciales y municipales. La televisión digital estándar de alta definición SDTV / HDTV se ha incluido como un importante proyecto de la industria de investigación científica nacional, y la transmisión piloto se ha llevado a cabo en la Torre Central de Radio y Televisión. En la actualidad, se ha promovido intensamente la producción de programas de televisión digital y la transmisión terrestre de televisión digital de mi país, y el "Undécimo Plan Quinquenal" será el período de preparación para el cambio general de la televisión digital de mi país y una etapa importante de la transición del sistema de radiodifusión y televisión de analógico a digital.
Este diseño está diseñado para hacer frente a esta tendencia y satisfacer la enorme demanda del mercado de equipos de transmisión óptica de señales de vídeo digitales ASI / SDI multicanal. Es un equipo de transmisión óptica que utiliza tecnología de multiplexación por división de tiempo para transmitir simultáneamente dos señales de video digital ASI / SDI en una fibra óptica. Este diseño puede sentar una base sólida para el desarrollo de más equipos de transmisión óptica de señales digitales asíncronas de alta velocidad en el futuro.
1. Plan de implementación del sistema
La señal serial ASI / SDI es remodelada por el circuito de ecualización y convertida en un conjunto de señales diferenciales; luego, el reloj de la señal se extrae a través del circuito de recuperación de reloj para su uso en la siguiente decodificación y sincronización de la señal; después de pasar por el circuito de decodificación, la señal serial de alta velocidad se transforma en una señal paralela de baja velocidad para prepararse para el siguiente proceso de multiplexación eléctrica; finalmente, la señal asíncrona se sincroniza con el reloj de multiplexación eléctrica local mediante el ajuste del circuito FIFO, realizando así la multiplexación eléctrica local; Luego se transmite al extremo receptor a través de la conversión eléctrica / óptica del módulo óptico. Después de recibir la señal, el extremo receptor pasa a través de una serie de circuitos de conversión inversa para restaurar la señal serial ASI / SDI original para completar todo el proceso de transmisión.
En este diseño, la tecnología de multiplexación eléctrica de señales ASI / SDI es la clave de todo el enlace técnico. Debido a que la tasa de señal ASI / SDI requerida para la multiplexación de potencia en el proyecto es muy alta, la tasa estándar alcanza los 270 Mbit / s, y no es una multiplexación de señal homóloga, es difícil y antieconómico multiplexar directamente la señal, y debe ser restaurado primero. El reloj de cada señal convierte la señal serial de alta velocidad en una señal paralela de baja velocidad, y luego ajusta el ritmo de reloj de cada señal a través del circuito de chip FIFO para lograr la sincronización con el reloj local, y luego multiplexa las dos señales eléctricas a través de el chip programable, y luego realizar la transmisión multiplex por división de tiempo. Solo después de esta serie de procedimientos de procesamiento de señales se puede realizar un proceso de demultiplexación suave en el extremo receptor, que también es el punto técnico principal del diseño.
Además, el bloqueo de la multiplexación eléctrica también es un problema. Cuantos más canales de señal, mayor será la velocidad, más difícil será bloquear y mayores serán los requisitos técnicos para el diseño de la placa PCB. Este problema se puede resolver muy bien mediante varios tratamientos, como la ubicación razonable de varios componentes y el filtrado científico del desorden.
2. Circuito de hardware
En este diseño, el uso principal es el último chipset de video digital potente y estable de National Semiconductor. El chip de decodificación y conversión serial / paralelo es CLC011; el chip de codificación y conversión paralelo / serie es CLC020; el chip de recuperación del reloj es LMH0046; el chip de ecualización de cable adaptativo es CLC014; el chip CPLD es LC4256V de LATTICE; el chip FIFO es IDT72V2105 de IDT.
La parte de ecualización del proceso de procesamiento del circuito se muestra en la Figura 2. Puede verse en la Figura 2 que la señal serial ASI / SDI de entrada de un solo extremo se reforma después de pasar por el circuito de ecualización y se convierte en un conjunto de señales diferenciales, que es listo para el posterior proceso de recuperación del reloj. Después de pasar el circuito de ecualización, la calidad de la señal mejora considerablemente y las formas de onda de las señales de entrada y salida se comparan como se muestra en la Figura 3.
Figura 2 Equilibrio de parte del proceso de procesamiento del circuito
Figura 3 Comparación de formas de onda del circuito de ecualización
La parte de recuperación del reloj del proceso de procesamiento del circuito se muestra en la Figura 4. En la Figura 4 se puede ver que el modo de trabajo del chip está configurado correctamente, se proporciona un reloj de 27M localmente para que lo use el chip de recuperación del reloj, el alto balanceado -Se introduce una señal diferencial de velocidad en el chip, y la señal en serie se recupera después de que se procesa el chip. La señal de reloj que contiene es utilizada por la siguiente parte de decodificación del circuito. Al mismo tiempo, el chip también puede admitir la recuperación de reloj para señales de alta definición.
Figura 4 Recuperación del reloj, parte del proceso de procesamiento del circuito
El proceso de decodificación de parte del circuito se muestra en la Figura 5. Puede verse en la Figura 5 que el reloj en serie y los datos en serie recuperados por el chip de recuperación del reloj se ingresan en el chip de decodificación, después de la conversión en serie / paralelo, 10 bits Se emiten datos en paralelo y reloj paralelo de 27 M para preparar el reloj para el siguiente circuito FIFO Ajuste el uso. El diagrama de tiempos de las señales en cada modo de trabajo se muestra en la Fig.6.
Figura 5 Decodificación de parte del proceso de procesamiento del circuito
Figura 6 Diagrama de temporización de la señal de cada modo
La parte FIFO del proceso de procesamiento del circuito se muestra en la Figura 7. Entre ellos, el reloj de lectura usa el reloj paralelo de 27M recuperado por el circuito de codificación, y el reloj de escritura usa el reloj local de 27M. La señal paralela de 10 bits que pasa a través de FIFO se sincroniza con el reloj local mediante un ajuste para preparar la entrada posterior al CPLD para multiplexación eléctrica. El procedimiento de multiplexación eléctrica de CPLD es el siguiente, entre los que 2BP-S es el procedimiento de multiplexación y 2BS-P es el procedimiento de demultiplexación.
Figura 7 FIFO parte del proceso de procesamiento del circuito
La arquitectura ESQUEMATICA de 2BP-S es
SEÑAL gnd: std_logic: = '0';
SEÑAL vcc: std_logic: = '1';
Señal N_25: std_logic;
Señal N_12: std_logic;
Señal N_13: std_logic;
Señal N_15: std_logic;
Señal N_16: std_logic;
Señal N_17: std_logic;
Señal N_21: std_logic;
Señal N_22: std_logic;
Señal N_23: std_logic;
Señal N_24: std_logic;
Comenzar
I30: Mapa de puertos G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Mapa de puertos G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Mapa de puertos G_OUTPUT (I => N_22, O => Q0);
I33: Mapa de puertos G_OUTPUT (I => N_23, O => Q1);
I2: Mapa de puertos G_INPUT (I => CLK, O => N_25);
I7: Mapa de puertos G_INPUT (I => A, O => N_12);
I8: Mapa de puertos G_INPUT (I => LD, O => N_21);
I6: Mapa de puertos G_INPUT (I => B, O => N_15);
I12: Mapa de puertos G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Mapa de puertos G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Mapa de puertos G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Mapa de puertos G_2AND (A => N_21, B => N_15, Y => N_17);
Fin ESQUEMATICO;
La arquitectura ESQUEMATICA de 2BS-P es
SEÑAL gnd: std_logic: = '0';
SEÑAL vcc: std_logic: = '1';
Señal N_5: std_logic;
Señal N_1: std_logic;
Señal N_3: std_logic;
Señal N_4: std_logic;
Comenzar
I8: Mapa de puertos G_OUTPUT (I => N_4, O => Q0);
I1: Mapa de puertos G_OUTPUT (I => N_5, O => Q1);
I2: Mapa de puertos G_INPUT (I => CLK, O => N_3);
I3: Mapa de puertos G_INPUT (I => SIN, O => N_1);
I7: Mapa de puertos G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Mapa de puertos G_D (CLK => N_3, D => N_1, Q => N_4);
Fin ESQUEMATICO;
La parte de codificación del proceso de procesamiento del circuito se muestra en la Figura 8. Después de recibir los datos, el módulo óptico receptor recupera los datos en paralelo y el reloj síncrono a través del programa de demultiplexación del CPLD, y luego recupera la señal serial de alta velocidad original a través del circuito de chip de codificación, que finalmente es emitido por el dispositivo de transmisión después de ser impulsado por el chip de controlador de cable. Completa todo el proceso de transferencia. Entre ellos, la secuencia de señales de la parte del circuito de codificación se muestra en la Figura 9.
Figura 8 Parte del código del proceso de procesamiento del circuito
Figura 9 Diagrama de temporización de la señal del circuito de codificación
3. observaciones finales
El diseño del equipo de transmisión óptica de multiplexación eléctrica de señal ASI / SDI asíncrona basada en CPLD utiliza la última tecnología de multiplexación / demultiplexación eléctrica de señal ASI / SDI, que puede realizar la transmisión de multiplexación por división de tiempo de dos señales, reemplazando la multiplexación por división de onda anterior La tecnología El modo de transmisión de señales asíncronas multicanal basado en múltiples canales ahorra en gran medida los costos de producción y mejora aún más la competitividad de los productos en el mercado.
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